台积电CoPoS曝光：玻璃芯封装背后的算力战争

说实话，每次看到台积电在封装领域的新动作，我都会想起那个老生常谈的问题——摩尔定律的尽头到底是什么？答案正在变得越来越清晰：不是无路可走，而是换了一条更宽的赛道。

6月11日，知名分析师郭明錤披露了台积电下一代先进封装技术CoPoS的关键细节。这项预计在2028年下半年量产的技术，将面向9.5倍光罩尺寸以上的超大封装——这个数字意味着什么？意味着它能容纳的晶体管密度和互连规模，将远超我们目前见过的任何单一芯片。

NVIDIA的Feynman AI芯片，很可能就是第一个吃螃蟹的人。

为什么是玻璃？

在CoPoS这个技术方案里，玻璃是一个绕不开的关键词。但我要先帮大家澄清一个常见的误解：玻璃在这里不是用来替代什么，而是作为一种核心材料被引入全新的结构设计。

具体来说，玻璃被应用在两个位置。第一个是310×310mm的临时载板，用于芯片制造过程中的临时支撑和加工。第二个更关键——玻璃面板本身将被加工成玻璃核心基板，其尺寸在试产阶段为250×250mm，量产阶段则扩大到510×515mm。这个尺寸已经接近一张标准A3纸的大小，足以支撑起前所未有的芯片集成规模。

我个人判断，台积电选择玻璃作为核心基板材料，主要看重的是它在高频信号传输和热稳定性方面的独特优势。相较于传统的有机材料基板，玻璃的介电常数更低、损耗更小，这对于需要海量数据传输的AI加速器芯片来说至关重要。

但挑战同样巨大。整个玻璃核心基板采用的是三层结构——玻璃芯两侧叠加ABF（Ajinomoto Build-up Film）增层。在这个结构里，TGV（Through-Glass Via，玻璃通孔）的成孔工艺以及铜填充技术，是业界公认的技术难点。玻璃的脆性决定了加工窗口极其狭窄，任何微小的裂纹或孔壁缺陷都可能导致可靠性失效。

一个被低估的技术拐点

很多人可能会问：台积电已经有了CoWoS和SoIC，为什么还需要CoPoS？

这个问题触及到了当前AI芯片发展的核心矛盾。我个人的观察是，随着大模型参数规模突破万亿级别，单个芯片的算力已经逼近物理极限。黄仁勋在GTC上展示的那些"超级芯片"，本质上是把数十个计算核心通过先进封装互联在一起。但CoWoS目前受限于掩模版尺寸，封装面积存在天花板。

CoPoS的9.5倍光罩尺寸设计，直接把这个问题翻篇了。更关键的是，它的互连架构不是单一技术所能完成的——根据郭明錤的分析，互连功能由RDL（Redistributed Layer，再布线层）、TGV/Cu以及ABF共同承担。芯片最终是贴装在ABF增层表面，这意味着整个封装体系需要在热膨胀系数匹配、应力管理、信号完整性等多个维度实现精密协同。

这让我想起2010年前后的2.5D封装探索期，当时很多人也在质疑这项技术的必要性。历史总是押着相似的韵脚——每一代封装革命的初期都会面临质疑，但最终都会被算力需求推着向前。

苹果分析师的判断意味着什么

有意思的是，这次关于CoPoS的详细信息来自郭明錤——这位以精准预测苹果产品路线闻名的分析师。为什么台积电的封装规划会由他来披露？

我认为这背后有两层含义。第一，台积电的先进封装产能在可预见的未来仍将处于高度供不应求状态，核心客户需要提前锁定产能。第二，苹果虽然是台积电最大的客户之一，但在AI时代，它在先进封装的需求优先级上可能已经让位于英伟达、AMD等专注于AI计算的芯片厂商。

Feynman这个名字本身也值得玩味。理查德·费曼是量子计算理论的先驱之一，用他命名AI芯片，NVIDIA显然在暗示这款产品将承载某种计算范式层面的突破。如果CoPoS能够顺利量产，它将成为支撑这种突破的物理底座。

郭明錤还给出了另一个重要判断：CoPoS有望延续台积电在先进封装领域的领先优势至2032年左右。这个时间跨度意味着什么？意味着在接下来近十年的时间里，芯片性能的提升将越来越依赖于封装技术的突破，而不是单纯依赖工艺节点的缩小。

写在最后

回望半导体产业的发展历程，有一个规律始终不变：每一次算力革命都伴随着封装革命。从打线封装到倒装芯片，从2.5D到3D封装，每一次技术跃迁都在重新定义"芯片"这个概念本身的边界。

CoPoS的出现，或许正在开启一个新的时代——在这个时代里，芯片不再是单一的硅片，而是一个由硅、玻璃、ABF、铜多层堆叠而成的复杂系统。它考验的不再只是晶体管密度，而是材料科学、热力学、力学乃至电子设计自动化的综合能力。

对于中国半导体产业而言，台积电的这条技术路线既是参考，也是挑战。玻璃芯封装涉及的TGV工艺、ABF增层技术、大尺寸面板加工能力，每一项都是需要长期积累的硬功夫。但换个角度想，当先进封装成为算力竞争的主战场，它也为后来者提供了一个相对公平的起跑线——毕竟，在物理世界的极限面前，大家都在摸着石头过河。